今天小编要和大家分享的是Allegro相关信息，接下来我将从中芯国际采用Cadence数字流程 提升40纳米芯片设计能力，华为使用中芯国际14纳米芯片了,为何不优先使用台积电7纳米呢?这几个方面来介绍。
Allegro相关技术文章中芯国际采用Cadence数字流程 提升40纳米芯片设计能力
全球电子设计创新领先企业Cadence设计系统公司（NASDAQ： CDNS） 与中芯国际集成电路制造有限公司（“中芯国际”，纽约证券交易所：SMI ，香港联交所：981），中国内地规模最大、技术最先进的集成电路晶圆代工企业，共同宣布中芯国际已采用Cadence® 数字工具流程，应用于其新款SMIC Reference Flow 5.1，一款为低功耗设计的完整的RTL-GDSII 数字流程。Cadence流程结合了先进功能，以帮助客户为40纳米芯片设计提高功率、性能和面积。流程中使用的Cadence工具有：RTL Compiler、Encounter® Digital Implementation System、Encounter Conformal® Low Power、Cadence QRC Extraction、TempusTM Timing Signoff Solution、Encounter Power System、Physical Verification System和Cadence CMP Predictor。
SMIC新款Reference Flow 5.1支持Cadence时钟同步优化技术（CCOpt），这是Cadence Encounter®数字实现系统的关键特征。其认证过程显示：与传统的时钟树综合方案相比，CCOpt能够在SMIC 40纳米流程上降低14%的功耗、节省11%的面积、提高4%的性能。
. Cadence的层次化低功耗数字流程，结合了最新版本的流行功率格式CPF2.0。
. Cadence的物理验证系统（PVS），包括中芯国际的首个使用Cadence PVS的在线40纳米DRC/LVS 验证规则文件，以及SMIC首个40纳米的Dummy Fill规则文件。
. GigaOpt技术，进行了RTL-to-GDSII的核心优化。
“我们与Cadence紧密合作以确保我们双方的客户都能充满信心地使用最新的Cadence数字工具，从而推进中芯国际40纳米制程芯片的制造。”中芯国际设计服务中心资深副总裁汤天申表示：“该新参考流程为我们的客户提供了先进的工艺，提高了诸如功率、性能和面积等关键指标。”
“中芯国际的Reference Flow 5.1为我们的客户提供了一个如何在最大限度提升芯片质量的同时，有效地从设计过渡到生产的清晰指南。”Cadence战略总监兼数字和签收集团高级副总裁徐季平博士表示：“由于芯片设计固有的复杂性仍在发展，Cadence将继续与中芯国际加强合作，为客户提供强大的自动化工具，助其取得商业成功。”
关于Cadence
Cadence公司成就全球电子设计技术创新，并在创建当今集成电路和电子产品中发挥核心作用。我们的客户采用Cadence的软件、硬件、IP、设计服务，设计和验证用于消费电子、网络和通讯设备以及计算机系统中的尖端半导体器件。公司总部位于美国加州圣荷塞市，在世界各地均设有销售办事处、设计中心和研究机构，以服务于全球电子产业。关于公司、产品及服务的更多信息，请登陆www.cadence.com.
关于中芯国际
中芯国际集成电路制造有限公司（“中芯国际”， 纽交所代号：SMI，港交所股份代号：981），是世界领先的集成电路晶圆代工企业之一，也是中国内地规模最大、技术最先进的集成电路晶圆代工企业。中芯国际向全球客户提供0.35微米到40纳米晶圆代工与技术服务。中芯国际总部位于上海，在上海建有一座 300mm 晶圆厂和一座 200mm 超大规模晶圆厂。在北京建有一座 300mm 超大规模晶圆厂，在天津建有一座 200mm 晶圆厂，在深圳正开发一个 200mm 晶圆厂项目。中芯国际还在美国、欧洲、日本和台湾地区提供客户服务和设立行销办事处，同时在香港设立了代表处。详细资讯请参考中芯国际网站 www.smics.com。
关于Allegro就介绍完了，您有什么想法可以联系小编。
