解码模块接收部分通过采样信号接收待解码数据，这样便只需检测采样信号，节省了计数器的消耗。采样到的数据首先进行帧头检测，判断使用的帧头类型及编码形式，若帧头检测正确，则实施去帧头处理，将有效数据通过控制状态机流程来进行解码。而其他控制信号，即来自解码预处理模块的数据开始传输指示data_start，数据传输结束指示data_end，数据传输错误指示data_error则直接控制状态机状态的转换。
解码完成之后，根据前面发送命令的类型，对解码后的数据进行CRC5／16校验，若校验正确，则去掉校验位，将有效数据输出；若错误，则返回给状态机，发出解码错误指示。同时，根据状态机所处的特定状态，在每一个解码数据期间会输出持续一个周期的数据采样信号sclk，以及在数据开始解码时便与解码数据同步输出的信号data_out_flag，以便后续模块进行数据的采样与控制。
5、软件仿真与硬件测试
以上各模块均使用硬件描述语言实现。在Quartus II9．0中全部编译通过，满足时序要求，编译报告显示本设计共消耗了679个LE资源。调用Modelsim软件仿真验证。使用了Quartus II软件的Signaltap逻辑分析仪，捕捉了读写器实际工作时FPGA的编解码数据。
图8是读写器先后发送不同命令并与标签交互的部分流程。图9是读写器发送的Query命令的PIE编码，所发送的命令数据是1000_00110000 0000010101，其中前4位1000为Query命令的命令码，后面18位则为命令数据。
