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测量仪表相关技术文章用于实现高品质全速测试程序的方法建议
LinkedIn全速测试在大量新功能的协助下有了很大的改进，包括在测试模式期间使用芯片上产生的功能时脉。目前许多设计都工作在非常高的频率，并包含许多时脉。芯片上锁相环（PLL）是一种制作内部时脉的常见方法。通常伴随PLL的还有乘法器、除法器以及其它时脉控制电路。不需要过多的附加逻辑，就能充分发挥用于测试的这些功能时脉的优势。
大多数公司都会在设计进入布局阶段之前使用静态时序分析（STA）检查功能时序。作为STA过程的一部份，设计师可规定设计时序约束和时序例外。本文所述STA过程的输出是新思设计约束（SDC）文件，该文件包括了STA过程中其它工具需要的时序信息。
只要能正确地利用芯片上时脉，就能实现更高性能且更精密的的全速测试结果，但在实际过程中，必须注意到工具的选择、不同特征尺寸元所具有的固有特性及其可能带来的影响等，可能必须采取不同的相应措施来应对不同情况。由于目前芯片的几何尺寸正不断微缩小，缺陷与时序的关系将越来越密切，因此，在130nm以下的制程节点中，不应该完全依赖连续故障模型。本文将就以上观点进行分析，并为设计师提供制作高品质全速测试程序的一些建议。
