由于该ADC的是逐次逼近型结构，因此比较适合低功耗的产品应用。
ADμC7024片上还集成有2通道12位DAC。每个DAC都具有轨至轨的输出电压范围，驱动能力可达100pF或者5kΩ，每个DAC也能通过软件配置来选择输出范围0至VREF（内部基准电压）、0至DACref（外部基准电压）和0至AVDD，而DACref的取值范围是0V至AVDD。
DAC的使用十分简单，通过DAC控制寄存器DAC0CON或者DAC1CON来选择通道和配置DAC通道特性，然后通过向DAC0CON或DAC1CON的位27至位16写入数值，就可以在DAC引脚上得到所需要的模拟电压结果。
2.2 片上集成Flash寄存器和SRAM
ADμC7024片上集成了64KB的Flash存储器，其中低62KB的Flash存储器是用户可以编程的，剩下的高2kB区域是用户不可接触的固件程序，里面包含了在线串行下载程序及出厂配置默认方案。ADμC7024片上Flash存储器能够通过串行编程模式，JTAG编程模式或并行编程模式在系统中编程。
1）串行编程模式
当片上BM引脚芯片被拉低时，ADμC7024重启动将进入串行下载模式，通过标准的UART端口或IIC端口在线下载程序。
2）并行编程模式
并行编程协议使得片上Flash存储器能够通过工业级第三方编程器进行编程。
3）JTAG编程模式
ADμC7024片上Flash存储器完全遵守IEEE 1149.1规范，因而可以通过标准的JTAG接口来下载程序和进行调试代码，使得系统的开发十分简单易行。
而ADμC7024片上Flash存储器通过FEEPRO、FEEHIDE寄存器的软件设置可以防止程序通过JTAG接口或并行编程模式被读出，有效地保障了开发人员的劳动成果。
2.3 晶振和PLL
ADμC7024片上集成了一个32.768KHz晶振、一个时钟分频器和一个PLL（锁相环）。内部的PLL能够将晶振频率放大1376倍，即为系统提供一个稳定的45MHz。
为了降低系统功耗，可以通过软件设置时钟分频器的控制寄存器PLLCON和POWCON将经过PLL后输出的45MHz降频，最大可降低至352KHz，由于内部晶振有±3％的误差，因此，用户可以选择外接一个32.768kHz的晶振，通过软件设置PLLCON值使用外部晶振，使系统的性能稳定可靠。
2.4 复用I/O及标准的UART、SPI、IIC
ADμC7024提供30个通用型双向I/O引脚。所有的I/O引脚具有5V电压耐压能力，一些I/O引脚中与其他外围设备引脚复用。在默认情况下，所有的GPIO都是I/O模式，如果在实际中需要将I/O口复用成其他情况的，只需要按照I/O控制配置寄存器GPxCON的手册配置方案软件编程即可（这里x表示端口0，端口1，…，端口4，如1端口5引脚则是P1.5）。在配置成I/O情况下，可以通过置位数据寄存器GPxDAT中某些位的值使引脚输出“1”；同时可以清除数据寄存器GPxDAT中的某些位的值使引脚输出“0”；还可以读数据寄存器GPxDAT中某些位的值得到输入引脚的值（x同前面介绍，具体设置请参考ADμC7024手册）。
