图2
注意程序循环中并未执行清除EPP超时位的指令，根据笔者实验，即使已发生EPP访问超时，也不影响下一次的EPP读周期（包括对37BH的地址读及对 37CH的数据读），但超时对EPP写周期有影响，在清除超时位之前，EPP写周期无效（因本文不涉及EPP写周期的内容，此处不再展开探讨）。在图2所示意波形中，当有正确握手的EPP读周期执行时间约为1.5μs，此时间是字节模式下一次有效EPP访问所需最短时间，在这段时间内，“IN AL，DX”这一条指令占据了约90%以上的访问时间，验证此点仅需临时屏蔽“IN AL，DX”指令，并比较所花费的时间差别即可。1.5μs相当于接近700kBytes/s的数据读速率。如果以“IN EAX，DX”替代“IN AL，DX”指令，可以充分利用EPP模式下硬件将4个8位数自动合并为1个32位数的特性，在一次I/O访问中由硬件自动产生4个DATASTB负脉冲从而实现4个字节的输入。因为一次字节模式的I/O访问所费时大约间需要1.5μs，减少这类指令的执行次数有利于实现更高速的EPP访问过程，经实验发现以4字节方式访问的EPP过程可以在3.2μs内读取一次，即平均每字节需0.8μs，相当于1.2MBytes/s，此实验结果是基于外设可以连续不断的输送数据理想前提，实际上要实现有效的数据传输，可得到的速率要低于该值。
2、 WIN98下高速EPP接口的构成
在WIN98环境下，由于非实时多任务的特性，运行于RING3的应用程序频繁被操作系统打断，这决定了靠软件无法实现连续均匀的数据采样，只有在硬件上配置数据缓冲存储器并及时传入微机以免数据缓冲存储器溢出。只要保证一定深度的数据缓冲存储器，且满足数据传输平均速率大于数据采样速率，就能将所采集的数据传入微机的大容量内存，以备处理。在硬件构成方面，为以较低代价获得大容量的FIFO数据缓冲存储器，采取CPLD器件结合512KB的SRAM方式，实现，由CPLD器件完成读写控制的FIFO特性及EPP模式的应答握手信号。接口结构及CPLD内部功能模块见图3所示，数据在CPLD控制下，以 2μs 的固定速率存入SRAM环状连续增量地址，因为EPP模式读取速率与数据采样的固定速率是异步的，控制逻辑为保证2μs 的固定采样速率，当采样时间点到达时，不论当前是否处于EPP应答处理期间，优先执行数据采样，因为处理是在系统时钟脉冲驱动下的硬件行为，仅存在固定的传输延时，故两次采样间隔是严格保证的。
