2 FPGA 的并行总线设计
2.1 FPGA 的端口设计
FPGA 和ARM 之间的外部并行总线连接框图，如图2 所示.由于FPGA 内部的SRAM 存储单元为32 位，不需要进行字节组的选择，因此BLS 信号可以不连接.为了便于实现ARM 和FPGA 之间数据的快速传输，FPGA 内部的SRAM 既要与ARM 处理器进行读写处理，还要跟FPGA 内部的其他逻辑模块进行数据交换，因此SRAM 采用双口RAM 来实现.
从端口的方向特性看，DATA 端口是INOUT（双向）方式，其余端口均为IN（输入）方式.从端口的功能看，clk20m 是全局时钟，在实现时应采用FPGA 的全局时钟网络，这样可以有效减少时钟延时，保证FPGA 时序的正确性.ADDR 是16 位的地址总线，由ARM 器件输入到FPGA.DATA 是32 位的双向数据总线，双向总线的设计是整个设计的重点.OE 为ARM 输入到FPGA 的读使能信号.
WE 为ARM 输入到FPGA 的写使能信号.CS 为ARM 输入到FPGA 的片选信号，FPGA 没有被ARM 选中时必须输出高阻态，以避免总线冲突.
2.2 FPGA 的双向总线设计
在FPGA 的并行总线设计中，如果顶层和底层的模块都要用到双向的IO 端口，则要遵守设计原则；否则不利于VHDL 程序的综合.双向IO 端口的设计原则是：只有顶层设计才能用INOUT类型的端口，在底层模块中应把顶层的INOUT 端口转化为独立的IN（输入）.OUT（输出）端口并加上方向控制端口.顶层设计的VHDL 代码如下：
其中，DATA_i.DATA_o 和output_en 均为FPGA 内部的信号，在内部的各层次模块中，通过这三个信号就可以进行单向的IO 控制.这样，顶层设计中双向的DATA 端口转化为了内部单向的DATA_i（输入）.DATA_o（输出）和output_en（输出使能）.在内部各模块中，结合这三个信号以及ADDR.OE.WE.CS 等信号，则可方便地实现ARM 总线接口的功能.实现的VHDL 关键代码如下：
3 仿真结果分析
通过Quartus II 仿真工具，对FPGA 并行总线进行时序仿真；仿真结果如图3 所示.根据ARM 并行总线的读写时序图要求，从仿真结果可以看出FPGA 的总线接口设计满足了设计的要求.由于选用的FPGA 器件内部带有逻辑分析仪的功能模块，通过Quartus II 软件中的SignalTap II 逻辑分析工具，对FPGA的设计模块进行在线测试，发现总线时序了满足ARM 并行总线的要求，且工作稳定，从另一个角度验证了设计和仿真结果的正确性.
