a.signal bittest，temp：std_logIC_vector（7 downto 0）；
--add signal temp
b.u_zero：process（bittest，op，longq）
begin
if（bittest=ZEROBYTE） and&n
bsp; （op=ALU_OP_BITTESTCLR）
then zero《=‘1’;
elsif（bittest/=ZEROBYTE） and （op=ALU_OP_BITTESTSET）
then zero《=‘1’;
elsif longq（7 downto 0）=ZEROBYTE and（op/=ALUOP_BITTESTSET）
then zero《=‘1’;--new add
elsif temp=“zerobyte” and op=“ALUOP”_BITTESTSET
then zero《=‘1’；--new add
else
zero《=‘0’;
end if;
end process;
c.bittest《=bitdecoder and a;
temp《=bitdecoder or a; --new add
修改存储源程序后再次仿真的结果是正确的（即portb输出为“F1”）。将测试程序恢复，仿真结果也是正确的。再进行后仿真也正确．至此．test1程序测试完毕。
4 结束语
集成电路发展到超大规模阶段后，芯片中凝聚的知识已经高度浓缩。专有知识产权的IP核设计及其再利用是保证SoC开发效率和质最的重要手段。 随着CPLD/FPGA的规模越来越大，设计越来越复杂，IP核是必然的发展趋势。
关于EDA,IC设计就介绍完了，您有什么想法可以联系小编。
