例：VARIABLE x，y:INTEGER; —定义x，y为整数变量
VARIABLE count： INTEGER RANGE0 TO255：=10; —定义计数变量范围
变量的适用范围仅限于定义了变量的进程或子程序中。若将变量用于进程之外，必须该值赋给一个相同的类型的信号，即进程之间传递数据靠的信号。
变量赋值语句的语法格式如下：
目标变量：=表达式;
变量赋值符号是“：=”。赋值语句右方的表达式必须是一个与目标变量有相同数据类型的数值。变量不能用于硬件连线和存储元件。
3） 信号（Signal）
信号是描述硬件系统的基本数据对象，它类似于连接线，它除了没有数据流动方向说明以外，其它性质与实体的端口（Port）概念一致。变量的值可以传递给信号，而信号的值不能传递给变量。信号通常在构造体、包集合和实体中说明。信号说明格式为：
SIGNAL 信号名： 数据类型;
信号初始值的设置不是必需的，而且初始值仅在VHDL的行为仿真中有效。
1. 变量
变量只能在进程、函数和过程中使用，一旦赋值立即生效。
例：VARIABLE x， y： INTEGER;
VARIABLE count： INTEGER RANGE 0 TO 255：=10;
2. 信号
信号除了没有方向的概念以外几乎和端口概念一致。
例：SIGNAL sys_clk： BIT：=’0’;
SIGNAL ground： BIT：=’0’
在程序中，信号值输入信号时采用代入符”《=”，而不是赋值符“：=”，同时信号可以附加延时。
信号传送语句：
s1《=s2 AFTER 10ns
信号是一个全局量，可以用来进行进程之间的通信
3. 信号与变量的区别：
信号赋值可以有延迟时间，变量赋值无时间延迟;
信号除当前值外还有许多相关值，如历史信息等，变量只有当前值;
进程对信号敏感，对变量不敏感;
信号可以是多个进程的全局信号，但变量只在定义它之后的顺序域可见;
信号可以看作硬件的一根连线，但变量无此对应关系。
例：ENTITY reg1 IS
PORT （ d ： in BIT;
clk ： in BIT;
q ： out BIT）;
END reg1;
ARCHITECTURE reg1 OF reg1 IS
SIGNAL a， b ： BIT;
BEGIN
PROCESS （clk）
BEGIN
IF clk=‘1’ AND clk’event THEN
a 《= d;
b 《= a;
q 《= b;
END IF;
END PROCESS;
END reg1;
ENTITY reg1 IS
PORT （ d ： in BIT;
clk ： in BIT;
q ： out BIT）;
END reg1;
ARCHITECTURE reg1 OF reg1 IS
BEGIN
PROCESS （clk）
VARIABLE a， b ： BIT;
BEGIN
IF clk=‘1’ AND clk’event THEN
a ：= d;
b ：= a;
q 《= b;
END IF;
END PROCESS;
END reg1;
