32脚（P2.3/SS/T2）：SPI接口的从属选择输入，该引脚有一个弱的上拉作用。该引脚能给定时器2提供时钟输入，此项功能启动时，计数器2增加坟数以响应T2输入引脚出现的负跳变。
39脚（P2.4/T2EX）：用于向定时器2提供控制输入。此项功能启动时，此引脚上出现的负跳变将使定时器2捕获或重载。
40脚（P2.5/PWM0）：若PWM使能，则该引脚输出PWM0。
41脚（P2.6/PWM1）：若PWM使能，则该引脚输出PWM1。
42脚（P2.7/PWMCLK）：若PWM使能，则该引脚提供外部PWM时钟。
34脚（XTAL1）：晶振反相器输入。
35脚（XTAL2）：晶振反相器输出。
43脚（EA）：外部访问使能，逻辑输入。当保持高电平时，此输入使能器件从地址为0000H“F7FFH的内部程序存储器内取回代码。ADuC845无外部程序存储器访问功能。为了确定代码执行模式，该引脚在外部复位结束时起作用，或将其作为器件电源周期的一部分。
44脚（PSEN）：程序存储使能引脚，逻辑输出。除了在外部数据存储访问期间外，该脚每6个时钟周期有效一次。而在内部程序执行期间，此引脚保持高电平。当该引脚通过上电复位电阻或作为器件电源周期的一部分被拉至低电平时，PSEN引脚也可用作使能下载模式。
45脚（ALE）：地址锁存使能，逻辑输出。在外部存储器访问期间，此输出用于把地址的低字节（适于24位数据地址空间访问的页字节）锁存在外部存储器。除了在外部数据存储器访问期间，它每6个时钟周期被激活一次。通过设置PCON SFR的PCON.4位，可禁止此引脚工作。
46”49，52“55脚（P0.0”P0.7）：P0口是8位漏极开路双向I/O端口。写1的端口0引脚悬空，在此状态下可用作高阻抗输入。驱动外部逻辑高电平时，需在此端口接一个外部上拉电阻。在访问外部程序和数据存储器期间，P0口也是多路复用的低位地址和数据总线。
4 ADuC845的结构原理
ADuC845是高度集成的24位数据采集系统，该芯片主要由两个多通道且皆可达到24位分辨率的A/D转换器、双D/A转换器以及一个8位可编程微控制器组成，其内部功能结构如图2所法。此外，ADuC845还内嵌一个单指令周期的8052闪存MCU，其片内独立的数据闪存可提供更加安全的非易失性读写功能。
4．1 ADC电路
ADuC845内含两个10通道（MQFP封装为0通道）24位Δ-∑ADC（主通道和辅助通道）、一个片内可编程增益放大器和一个用于测量宽动态范围的低频信号数字滤波器。它可被设置成4/5个全差分输入通道或8/10个伪差分通道。主通道具有缓冲器和内部缓冲禁止功能。缓冲输入通道意味着这部分电路可处理较高内阻的信号源，而且可在输入通道前加入模拟RC滤波器（以便滤波噪声和降低射频干扰）。主通道输入范围为%26;#177;20mV“%26;#177;2.56之间可分为8档，使用时可任选一档。这些通道用于转换直接来自传感器的信号，且没有外部信号条件要求。内部缓冲禁止时，可以采用外部缓冲。当内部缓冲器使能时，必须对负输入通道进行100mV的补偿，以解决缓冲器内共模输入范围有限的问题。辅助通道用于接收辅助信号的输入，此通道无缓冲器，只有一个固定有%26;#177;2.56V的增益范围。
