什么是组合逻辑电路 如何使用verilog描述组合逻辑电路 模拟技术技术文章

1）在敏感列表中使用电平敏感事件，而不用边沿敏感列表；

2），为变量赋值使用阻塞赋值，而不用非阻塞赋值；

3），在always块内被赋值的变量必须为寄存器型变量。

（3）使用门级原语描述组合逻辑。（具体描述略，可参考verilog相关书籍）

关于模拟技术就介绍完了，您有什么想法可以联系小编。