图2 为比较器的版图。版图的左边为前置运放的版图，右边为锁存比较器的版图。为了减小由于版图的失配带来的比较器的输入电压，前置运放和锁存比较器分别采用对称结构，增加比较器的对称性。
图2 比较器的版图
3.2 踢回噪声
在前置运放的输出端和锁存比较器的输入端之间需要一个隔离电路来减小踢回噪声［2］。在锁存比较器的两个输入端的晶体管的前面，分别加上一个PMOS管（PM6，PM11）作为开关管，晶体管的共栅电压用来控制信号。因此，踢回噪声对整个前置增益运放锁存比较器的影响就显著的减小了。
3.3 传输延迟时间的改善
有两种方法减小传输比较器的延迟：1）降低前置增益运放的时间常数；2）加大前置增益运放的A（s）［5］［6］。
图3 为前置增益运放的交流小信号等效模型。根据图3，可得到等式（6），（7）
图3 前置增益运放的小信号等效模型
在上面的式子中，Av（0）为前置增益运放的直流小信号增益，Rout 是运放的等效输出阻抗， c t 为时间常数。R1 可以通过工作在深线性区的PMOS 管来代替，表达式为，
根据公式（6）（7），减小R1 可以使得 c t 减少，从而使响应速度指数增加，但是，同时减小R1，也使得Av（0）变小，从而使得响应速度线性下降。由此可见，与Av（0）相比， c t 对延迟时间的影响要显著多。因此，在设计时，对Av（0）要有个合理的设置。
4、 模拟仿真与结果分析
在Cadence Composer 环境，使用Spectre 对本文的比较器进行仿真。时钟的模拟频率为100MHz，电源电压为3.3v，模拟的条件为Typical。
在图4 中，Vin+和Vin-为差分三角波信号，频率为2.5MHz，峰-峰值为1.455v~1.855v。Vref+和Vref-为差分直流信号，它们的差值为31.25mv，4 位子FlashADC 的1/2LSB。信号的共模电压为1.65v。V+和V-分别为锁存比较器的正负端输出，Vout+和Vout-分别为最终输出的正端和负端。从图4可以看出当Vin+和Vin-的差值小于1/2LSB 时，Vout+和Vout-的电压值发生翻转。图5为图4的局部放大图，可以看出传输比较器的延迟为680ps。在这种情况下整个电路消耗0.29mw 的功耗。
