移动 DDR （LPDDR） 概览
LPDDR DRAM 提供了一种功耗显著降低的高性能解决方案，而降低功耗是平板电脑、智能手机和汽车等移动应用的重点要求。此类应用所需的 SoC 倾向于在每个通道上使用更少的存储设备和更短的互连，而 LPDDR DRAM 的运行速度比标准 DDR DRAM 快（例如，LPDDR4/4X DRAM 的运行速度最高为 4267 Mbps，而标准 DDR4 DRAM 的运行速度最高为 3200 Mbps），所以能够提供更高的性能。但 LPDDR DRAM 在此类设备中不使用，处于待机状态时，可以将它们置于低功耗状态，例如深度睡眠状态，或者可以使用动态频率调节 （DFS） 功能在较低频率下运行。因此，当存储通道待机时，存储控制器可以适时地使用这些低功耗功能来降低总功耗。
LPDDR5 DRAM 使用动态电压调节 （DVS） 功能节省更多功耗，此时存储器控制器可以在通道待机期间降低 DRAM 的频率和电压。与普通的标准 DDR DRAM 通道（64 位宽）相比，LPDDR DRAM 通道通常为 16 位或 32 位宽。与其他两个类别的 DRAM 世代一样，后继的每一个 LPDDR 世代（LPDDR5、LPDDR4/4X、LPDDR3、LPDDR2、LPDDR）都比其上一代产品具有更高的性能和更低的功耗。此外，任何两代 LPDDR 都不彼此兼容。LPDDR5 主要功能
与 LPDDR4/4X DRAM 相比，LPDDR5 DRAM 支持高达 6400 Mbps 的数据速率和在更低的工作电压（VDD 的 1.05/0.9V 和 I/O 的 0.5/0.35V）下支持更大的设备尺寸（每个通道 2Gb 至 32Gb）。表 1 显示了 LPDDR5 和 LPDDR4 DRAM 之间的比较：
表格 1：LPDDR5 对比 LPDDR4/4X DRAM LPDDR5 DRAM 可通过 DVS 支持两种内核和 I/O 电压：在较高频率下运行电压分别为 1.05V 和 0.5V，在较低频率下运行电压分别为 0.9V 和 0.3V。因此，LPDDR5 DRAM 支持内核和 I/O 电压的 DVS。 LPDDR5 的其他关键功能包括用于命令/地址 （C/A） 时钟 （CK） 的新型可扩展时钟架构，以简化 SoC 时序收敛；灵活的 DRAM 存储库架构模式，可根据流量模式实现最佳性能；决策反馈均衡器 （DFE） 以增加 DRAM 上的写入数据的余量，写入 X 功能可以节省功耗，以及链接 ECC 以增强存储器通道 RAS。
以下部分将详细说明每个功能
用于简化时序收敛的新型可扩展时钟架构 C/A CK 通常以与所有先前 LPDDR 标准（LPDDR4/4X 及更早的标准）中的数据选通 （DQS） 相同的频率运行。这种时钟方案给 DRAM C/A 通道和 SoC 时序收敛都带来了巨大压力，因为 CK 是存储器通道上 C/A 通道的参考，并且 SoC 中的存储控制器通常以 CK 频率的一半，采用 DFI 1：2 比率模式在 DDR PHY 接口上运行。例如，LPDDR4/4X 的速度为 4267 Mbps，CK 和 DQS 的运行频率为 2133 MHz，而 C/A 的数据速率为 2133 Mbps，控制器时钟的运行频率为 1066 MHz。 这样的时钟方案无法以 LPDDR5 速度扩展。因此，LPDDR5 采用了新的时钟方案，其中 CK 以高于 3200 Mbps 的速度，按照数据选通频率的四分之一运行，而以低于 3200 Mbps 的速度，按照数据选通频率的一半运行。因此，即使在 6400 Mbps 的速率下，该时钟方案也要求 CK 仅以 800 MHz 的频率运行。这样可以降低 C/A 的运行速度（以 1600 Mbps 的速度运行，因为 C/A 可以在 LPDDR5 的 CK 速率的上升端和下降端（例如 DDR 类型）上都进行转换），从而大大提高了 C/A 通道的余量。同样，CK 减速使 SoC 不仅可以更有效地收敛时序，而且还可以提供更高的性能，因为控制器现在可以在 800 MHz 的 DFI 1：1 比率下工作。此外，LPDDR5 不支持传统的双向数据选通架构，而是引入了两个单向数据选通：用于写入操作的写入时钟 （WCK） 和用于读取操作的可选读取时钟 （RDQS）。系统可以选择无选通或单端选通来以较低的速度进行读取，同时节省功耗，当要想达到高速时，就需要采用差分选通 （RDQS/RDQS#）。
