2 各模块综合结果
2．1 综合报告
综合优化（SyntIlesize）是指将HDL语言、原理图等设计输入翻译成由与、或、非门，RAM，寄存器等基本逻辑单元组成的逻辑连接（网表），并根据目标与要求（约束条件）优化所生成的逻辑连接，输出edf和edn等文件，供FPGA厂家的布局布线器进行实现。
在本设计中使用综合工具Synplify Pro8．1进行综合，该综合工具综合出的结果占用面积小、工作频率高，综合速度快。目前FPGA技术中最流行的高效综合工具之一。FPGA中各模块通过综合工具Synplify Pro8．1综合。在综合前，在时序约束文件中将分频系数为100分频的分频器时钟约束为10．0MHz；接收模块中合成m序列的同步时钟CDR00TKP约束为125．0 MHz；CDRK输入的是7．68 MHz的晶体振荡器产生的时钟，FPGA根据合成m序列的速率，判断CDRK是否进行二分频，FPGA将处理后的CDRK作为提取时钟芯片的参考时钟。该时钟约束为7．68 MHz；
DDS39REFCLK是时钟合成模块的参考时钟，该时钟约束为30MHz：DDS39TKP输入的是时钟合成芯片SY87739L的合成时钟，该时钟用于发送模块产生m序列的同步时钟，DDS39TKP约束为95 MHz。
从综合报告中可以看出综合后各个时钟的综合结果都超出了约束的频率，满足时序的要求。此外还可以从报告中得到FPGA中的资源利用情况：使用59个I／O原语资源，使用了0个I／O寄存器．使用了775个非I／O寄存器占FPGA总资源的50％，使用的总逻辑资源为1 253个查找表，占总资源的81％。
2．2 RTL（寄存器级）视图
RTL视图是由与、或、非门，RAM，寄存器等基本逻辑单元组成逻辑连接图，从中可以形象的得到FPGA中各模块的连接情况，并能判断硬件描述语言编写出来的系统在逻辑上是否正确。图14是由Synplify综合出的RTL视图。
分析上图中各模块的连接情况可以判断出由Verilog编写出的程序在各模块的逻辑连接设计上是正确的，可将综合后的edf文件输送给Xinlinx布局布线器实现。
3 结束语
本文研究的内容是一种用于高速通信系统中的误码测试仪。该高速信号误码测试仪是基于FPGA（现场可编程门阵列）为核心设计而成，适用于断线误码检测。误码测试仪在发送端发送m序列作为测试数据，其测试速率最高可达到155Mbps。对于高速数字电路迅速发展的今天，此误码测试仪的测试速率还可进一步提高，但是一旦提高了误码测试仪的工作速率，就无法回避高速数字电路中信号完整性，电磁干扰等高速数字电路设计中要注意的问题。由于使用FPGA实现误码测试仪的核心功能，该系统具有可以升级的特点。
