要解决高速电路设计的问题，首先需要真正明白高速信号的概念。高速不是就频率的高低来说的，而是由信号的边沿速度决定的，一般认为上升时间小于4倍信号传输延迟时可视为高速信号。即使在工作频率不高的系统中，也会出现信号完整性的问题。这是由于随着集成电路工艺的提高，所用器件I／O端口的信号边沿比以前更陡更快，因此在工作时钟不高的情况下也属于高速器件，随之带来了信号完整性的种种问题。
2 高速数字电路设计的基本要求
在PCB设计中，电磁兼容性的分析也离不开布线网络本身的信号完整性，主要分析实际布线网络可能产生的电磁辐射和电磁干扰，以及电路板本身抵抗外部电磁干扰的能力，并且依据设计者的要求提出布局和布线时抑制电磁辐射和干扰的规则，作为整个PCB设计过程的指导原则。电磁辐射分析主要考虑PCB板与外部接口处的电磁辐射、PCB板中电源层的电磁辐射以及大功率布线网络动态工作时对外的辐射问题。对于高速数字电路设计，尤其是总线上数字信号速率高于50 MHz时，以往采用集总参数的数学模型来分析EMC／EMI特性显得无能为力，设计者们更趋向于采用分布离散参数的数学模型做布线网络的传输线分析（TALC）。对于多块PCB板通过总线连接而成的电子系统，还必须分析不同PCB板之间的电磁兼容性能。
针对高速数字电路设计中的电磁兼容性和信号完整性问题，在进行高速PCB板设计时需要从以下一些方面进行考虑。
2.1 端接匹配
由源端与负载端阻抗不匹配导致的传输线上阻抗不连续，会引起信号线上的反射，负载将一部分电压反射回源端，造成电平的抬高，对器件产生破坏性的影响。同时，由于任何传输线上都存在固有的电感和电容，如果信号在传输线上来回反射，必然会产生振铃和环绕振荡现象，引起电路时序的失调。采用源端或终端的端接匹配是一个比较好的解决方法。
用图1所示的理想传输线模型来分析与信号反射有关的重要参数。图中，理想传输线L被内阻为R0的数字信号驱动源Vs驱动，传输线的特性阻抗为Z0，负载阻抗为RL。
负载端阻抗与传输线阻抗不匹配会在负载端（B点）反射一部分信号回源端（A点），反射电压信号的幅值由负载反射系数ρL决定：
式中ρL称为负载电压反射系数，它实际上是反射电压与入射电压之比。
