vhdl和verilog哪个好?vhdl与verilog的区别 vhdl和verilog的区别

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发布时间: 2019-04-18　更新时间: 2019-04-18

vhdl和verilog哪个好?vhdl与verilog的区别

Verilog HDL和VHDL都是用于逻辑设计的硬件描述语言，并且都已成为IEEE标准。VHDL是在1987年成为IEEE标准，Verilog HDL则在1995年才正式成为IEEE标准。

之所以VHDL比Verilog HDL早成为IEEE标准，这是因为VHDL是美国组织开发的，而Verilog HDL 则是从一个普通的民间公司的私有财产转化而来。

VHDL其英文全名为VHSIC Hardware Description Language，而VHSIC则是Very High Speed Integrated Circuit的缩写，意为甚高速集成电路，故VHDL其准确的中文译名为甚高速集成电路的硬件描述语言。

1.Verilog HDL与VHDL的共同点

Verilog HDL和VHDL作为描述硬件电路设计的语言，其共同的特点在于。

· 能形式化地抽象表示电路的结构和行为。

· 支持逻辑设计中层次与领域的描述。

· 可借用高级语言的精巧结构来简化电路的描述。

· 具有电路仿真与验证机制以保证设计的正确性。

· 支持电路描述由高层到低层的综合转换。

· 硬件描述与实现工艺无关（有关工艺参数可通过语言提供的属性包括进去）。

· 便于文档管理，易于理解和设计重用。

2.Verilog HDL与VHDL的不同点

但是Verilog HDL和VHDL又各有其自己的特点。

由于Verilog HDL早在1983年就已推出，因而Verilog HDL拥有更广泛的设计群体，成熟的资源也远比VHDL丰富。

与VHDL相比，Verilog HDL的最大优点是：它是一种非常容易掌握的硬件描述语言，只要有C语言的编程基础，通过二十学时的学习，再加上一段时间的实际操作，可在二～三个月内掌握这种设计技术。

而掌握VHDL设计技术就比较困难。这是因为VHDL不很直观，需要有Ada编程基础。

目前版本的Verilog HDL和VHDL在行为级抽象建模的覆盖范围方面也有所不同。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL强得多。

Verilog HDL程序基本结构

Verilog HDL是一种用于数字逻辑电路设计的语言。用Verilog HDL描述的电路设计就是该电路的Verilog HDL模型。Verilog HDL既是一种行为描述的语言，也是一种结构描述的语言。也就是说，既可以用电路的功能描述，也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下5种。

· 系统级（System）：用高级语言结构实现设计模块的外部性能的模型。

· 算法级（Algorithm）：用高级语言结构实现设计算法的模型。

· RTL级（Register Transfer Level）：描述数据在寄存器之间流动和如何处理这些数据的模型。

· 门级（Gate-Level）：描述逻辑门以及逻辑门之间的连接的模型。

· 开关级（Switch-Level）：描述器件中三极管和储存节点以及它们之间连接的模型。

一个复杂电路系统的完整Verilog HDL模型是由若干个Verilog HDL模块构成的，每一个模块又可以由若干个子模块构成。其中有些模块需要综合成具体电路，而有些模块只是与用户所设计的模块交互的现存电路或激励信号源。利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计，并对所作设计的逻辑电路进行严格的验证。

Verilog HDL行为描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种行为描述语言具有以下功能。

· 可描述顺序执行或并行执行的程序结构。

· 用延迟表达式或事件表达式来明确地控制过程的启动时间。

· 通过命名的事件来触发其他过程里的激活行为或停止行为。

· 提供了条件、If-Else、Case、循环程序结构。

· 提供了可带参数且非零延续时间的任务（Task）程序结构。

· 提供了可定义新的操作符的函数结构（Function）。

· 提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。

· Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。因其结构化的特点又使它具有以下功能。

— 提供了完整的一套组合型原语（Primitive）；

— 提供了双向通路和电阻器件的原语；

— 可建立MOS器件的电荷分享和电荷衰减动态模型。

Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度很高的信号模型。信号值可以有不同的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。

Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中If语句、Case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习Verilog HDL并不困难，只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面将介绍Verilog HDL中的基本结构和语法。

加法器

Module Adder （ Count,Sum,A,B,Cin ）; //加法器模块端口声明

Input ［2:0］ A,B; //端口说明

Input Cin;

Output Count;

Output ［2:0］ Sum;

Assign {Count,Sum} = A + B + Cin; //加法器算法实现

Endmodule

这个例子通过连续赋值语句描述了一个名为Adder的三位加法器可以根据两个三比特数A、B和进位（Cin）计算出和（Sum）和进位（Count）。从例子中可以看出整个Verilog HDL程序是嵌套在Module和Endmodule声明语句里的。

比较器

Module Compare （ Equal,A,B ）; //比较器模块端口声明

Output Equal; //输出信号Equal