使用顺序触发方式,可以对任意一个通道选择最多8位长度的序列进行触发。在进行触发设置时,除设置触发方式(选择顺序触发)和进行采样频率选择以外,还需要进行通道选择、触发字和屏蔽位设置。其Verilog HDL算法源程序如下:

if(((dbuf^{TrigWord[1],TrigWord[ 0]})&{enbit[1],enbit[0]}) == 8‘h00)

begin

TrigFlag=2’b01; Trigpoint[6:0] 《= MemABus_Wr[6:0];

end

其中:dbuf为所测采样通道的数据缓存;TrigWord[0]、TrigWord[1]为触发字;enbit[0]、enbit[1]为屏蔽字;Trigpoint为触发位置寄存器。

并行触发

该方式设置了一个八级深度的并行触发,将每次采样得到的4个通道的数据组合为一个十六进制数,对应于一个4位的触发字,当4个通道的数据在时间上依次满足8个4位的触发字时(并非要求连续),产生触发信号。同样,可以使用屏蔽位对某一通道的数据进行屏蔽,即在进行并行触发检测时,不对该路通道进行检测。

使用并行触发方式,可以选择最多八级的并行触发。在进行触发设置时,除设置触发方式(选择并行触发)和进行频率选择以外,还需要进行触发字、屏蔽位和并行深度的设置。其Verilog HDL算法源程序如下:

if ((({dbuf4[0],dbuf3[0], dbuf2[0],dbuf1[0]}^ TrigWord [dcount] )&enbit[0] ) == 4‘h0)

begin

if(dcount[2:0]==control[4:2])

begin

TrigFlag=2’b01; Trigpoint[6:0] 《= MemABus_Wr[6:0];

dcount=“3”‘b000; end

dcount = dcount+3’b001;

end

其中,dbuf4、dbuf3、dbuf2、dbuf1分别为采样通道4、3、2、1的数据缓存;TrigWord[dcount]为触发字;dcount为触发深度计数器;control[4:2]为设定的触发 深度;enbit[0]为屏敝字;Trigpoint为触发位置寄存器。