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处理器,DSP相关技术文章千兆位串行链路实现无限可扩展性应用
多内核处理器可为越来越多的高性能、数据密集型应用带来优势，如无线基站与高性能计算平台等，因此系统可扩展性只能通过大容量嵌入式互连实现。千兆位串行链路不但可降低系统成本，减少面积占用与引脚数，同时还可提高并行性，改进性能与容量，从而有助于实现系统可扩展性。
千兆位串行链路可定义高速通信链路的物理层。串行器/解串器（serdes）作为千兆位串行链路的核心，可将器件中的并行数据转化为串行数据流，实现与外部世界的通信。与并行接口相比，支持串行器/解串器的串行链路不但可缩减器件面积与封装尺寸，同时还可降低功耗与成本，提高系统性能。
图1给出了串行器/解串器工作的高层示意图。在传输方向，字节串行器可将并行位转换为串行字节，然后再编码并发送至串行链路。
图1 串行器/解串器是千兆位串行链路的基础。
最常见的编码方案是8位/10位，将8位数据字节映射至10位代码，添加时钟与帧调整信息，使接收器能够恢复信息，并将其与传输数据相匹配。
在诸如10、40和100Gbit/s以太网等某些情况下，可使用64位/66位编码实现更高的数据有效负载吞吐量。
在接收方向，串行输入可首先通过8位/10位或64位/66位解码器解码，随后将其反馈至时钟与数据恢复（CDR）块，实现与传输时钟及成帧的同步，然后再发送至解串器转换为用于内部处理的并行数据。
在串行器/解串器功能基础上可构建许多通信协议实现各种数据密集型应用。图2是典型片上系统示意图，集成CPU与数字信号处理器以及用于应用处理的硬件加速器。在串行器/解串器功能基础上可构建千兆位互连，包括千兆位以太网、通用公共无线电接口/开放式基站架构计划（CPRI/OBSAI）、JESD204B、高速串行口（Serial RapidIO）以及串行总线（PCI Express， PCIe）。
