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EDA,IC设计相关技术文章时序签收在整个EDA设计流程中的作用是什么
目前，花费在时序收敛与签收（Timing closure and signoff）上的时间接近整个设计实现流程时间的40%，复杂设计对实现时序收敛提出了更高的要求。但在Cadence公司芯片实现之签收与验证部门，公司副总裁Anirudh Devgan看来，传统的签收流程却没能跟上这种需求的步伐。为帮助系统级芯片（SoC）开发者加速时序收敛，将芯片设计快速转化为可制造的产品，Cadence于近期宣布推出“划时代”时序签收解决方案Tempus。它有何过人之处？让我们一睹为快。
时序签收目前在整个EDA设计流程中扮演了怎样的角色？其重要性体现在哪里？
时序签收是设计在被拿去制造前最后的时序检验步骤。因此，准确性至关重要。由于有越来越多的操作条件和操作模式需要验证，今天我们所看到的时序签收步骤需要花费较长的时间。在更小的几何尺寸上，增加的变量需要更多的制程角进行建模，而且设计的复杂性增加了功能操作模式的数量。此外，在设计的实现时序和签收时序之间总有差异。这些因素增加了在时序签收时所花费的时间，所需时间长达整个设计周期的40%。
在迈进更先进制程工艺的路上，设计人员在时序签收领域面临哪些主要挑战？传统方案的不足之处体现在哪里？
由于日益增大的设计尺寸和时序视图，如今的挑战主要体现在通过时序签收收敛所花费的时间，以及在较先进的制程节点上模仿波形效果的能力。当今的时序签收解决方案在其对时序优化成功的可预测性上功亏一篑，主要是因为这些解决方案并没有与版图（layout）的物理特性整合在一起。在波形建模领域，延迟计算工具忽略了在较旧的节点上对波形形状的影响，因为这些影响微乎其微。从28nm制程开始，一直持续到16nm，这些影响对输入波形的外观产生非常大的作用，因此在延迟计算期间不能被忽略。
2012年5月，Cadence宣布整合内部所有签收工具成一个完整的时序签收部门。做出这样调整的原因是什么？一年来，取得了哪些主要成绩？
