Cadence已经在签收领域进行了大量投入。因为我们意识到，随着设计人员转向更小的制程节点，如20nm和16nm Finfet，如今的解决方案已经无法跟上复杂设计和制造的步伐。在过去的一年里，芯片实现的签收和验证业务部已经获得采用台积电20nm和16nm Finfet技术生产的产品签收认证。此外，我们的工具也已用于在GlobalFoundries 14nm Finfet 制程节点上进行流片的芯片。最近，Cadence又发布了Tempus这一新的时序工具，为时序分析性能和容量重新设定了标准。
Cadence中国的官方微博将Tempus时序签收解决方案称为“划时代”的产品。我们该如何解读“划时代”这三个字所包含的意义？
Tempus时序签收解决方案的推出具有重要意义。因为它在时序签收工具的创新和性能上代表着一个显著的进步，利用多处理和ECO特性，比用传统流程更快地实现签收。这是Cadence自主开发的一个全新的实现方法，主要特点就是能够以并行的方式在大量的CPU和机器上运行时序。在EDA领域，许多并行模式已经被本地化到多线程里，只能适合四个或八个CPU。但如果采用新的Tempus架构，我们可以在50或100个CPU上运行，并能极大提升性能和容量。
第二，一个新的基于路径分析的方法。我们认为，这个行业需要以路径为基础的分析，很荣幸，Cadence有一种非常有效的采用了多线程的新算法。
第三，我们已经在Cadence解决方案里整合了计时器、地点和路线，有一个可在签收时序内运行的经过优化的环境。这能解决所有问题，包括在设计制程最后阶段的优化问题。因此，以前需要两周完成的事情，现在在这个集成的封闭环境里一天或半天就能完成。
工程师如何从Tempus方案中获益？
设计人员可以从很多方面获益。首先，过去需要花十多个小时进行分析的大型设计，现在只需一个小时即可完成。这就可以让设计人员完成更多工作，使他们在一天之内手动迭代许多ECO。其次，通过分布式方法，客户可以使用他们的内存容量较小的旧电脑的服务器来分析非常大的设计项目。如今，一个两亿门的实例设计需要计算服务器具有高达1TB的物理内存。这种相同的设计可以用只占部分内存容量的计算资源进行分析。 第三，基于路径式分析的性能得到大幅提升，可减少设计人员对较大部分的设计的悲观估计。这就缩短了修复虚假时序违规的时间，还可最大限度地减少面积和功耗。
来源：EEFOCUS
关于EDA,IC设计就介绍完了，您有什么想法可以联系小编。
