基于同样的去耦项目如图4-A一样，如图4-B所示为VCCHIP电源的阻抗曲线。但是，当得到这条曲线时，只有对于VCCHIP需要考虑电流消耗和BGA过孔数。如图4-B所示，直到VCCHIP电源的截止频率，VCCHIP的阻抗曲线都达到了目标阻抗。
最终的去耦项目必须达到各自目标阻抗的频率。如果存在一些特殊的违反设计目标的情况，可以尽量小的调整以优化去耦项目。
遇到类似的情况，可以根据VCC和VCCHIP的例子对任何供电电源组合进行优化。
在一块PCB板上，当有多个FPGA需要从同一个电源供电时，你可以使用相似的方法来应对这种情况。对于设计低频解决方案一定要用芯片的总电流消耗，对于高频解决方案设计，一定要用其中一个芯片的电流消耗。你可以使用同样数目的电容给其他芯片在高频情况时去耦。
当与场分析工具得到的解决方案相比较，如果两个FPGA芯片之间的空间比较小，高频方可能导致轻度的过设计，因为场分析工具是考虑了板子的布局情况的。这可能是因为芯片之间比较接近，几乎没有电容能够截止地满足两个芯片的位置的要求。这也取决于从FPGA芯片端看到的电容的截止回路电感。
一个常用的设计权衡是建立一个独立的电源平面，和从一个供电电源给不同的电源网路供电，使用滤波器来供给干净的电源给电源网路。大多数情况下滤波器是磁珠，连接在板子上的两个电源之间。作为规则是，你可以按照如下设计指导，给一个电源网络提供干净的电源。
■当磁珠连着两个电源网络的时候，确保安装电感是最小的。
■根据如下所列的特性选择磁珠，确保电源电路的电流消耗要小于磁珠的额定电流。
■封装尺寸（0603，0402等等）
■额定电流
■直流电阻
■在目标频率的阻抗（10 MHz， 100 MHz， 1 GHz等等）
■磁珠的等效的RLC模型频率响应一定尽量与datasheet中给定的相符合。
■做交流分析时，在所覆盖的频率内，一定要包含磁珠的模型，还有各种为了达到目标阻抗而选用的电容。当设计电容的等效RLC模型的时候，安装电感要作为模型的一个组成部分考虑进去，如果交流分析没有峰值出现在我们感兴趣的频段（DC to 200 MHz），你就可以使用磁珠隔离来提供干净的电源。
■通过上面仿真得到的PDN的结果一定能达到我们感兴趣的频段内目标阻抗的要求。
来源： 硬件十万个为什么
关于EDA,IC设计就介绍完了，您有什么想法可以联系小编。
