今年稍晚，英特尔将会推出代号为Lakefield的笔记本电脑芯片，该芯片采用另一项称为Foveros的新芯片堆叠技术，可将两块芯片面对面连接起来。英特尔的目标是在2020年底，将EMIB和Foveros这两项技术结合起来，以打造更强大的多芯片堆叠。
台积电勾勒未来的芯片互连和封装技术动态。（来源：TSMC）
台积电、DARPA分享芯片堆叠蓝图
台积电也和英特尔一样，对于结合前段与后端晶圆厂技术抱持长远的看法，期望该技术组合可用于打造一种涵盖任何应用的各种3D堆栈。为了达到这一目标，台积电至今已经为特定市场开发至少8种新的封装组合了。
台积电负责封装研发的处长余国宠(K.C. Yee)介绍目前的封装技术选项，包括为Nvidia和Xilinx等公司打造的2x CoWoS绘图芯片，以及为苹果(Apple)和其它公司提供的更低成本智能型手机方案。
在中介层技术上市的五年来，台积电已经为客户投片超过50种CoWoS设计了。拥有20年封装技术经验的Yee在2011年加入台积电，当时正值该公司全力冲刺芯片堆叠技术之际。
台积电为各种手机组件定义不同的InFO技术（来源：TSMC）
不过，英特尔、台积电等巨头可能还需要几年的时间才能开发出更成熟的产品，并在标准方面达成共识。为了实现这一目标，Andreas Olofsson开始负责一项美国政府的芯片堆叠研究计划。
Olofsson说：「过去一年半以来，我们一直在讨论串行与平行连接的优缺点。」不过，他强调，政府研究计划终究「不是推动标准的组织......我们主要任务在于探索如何权衡折衷，但并不会建立标准——标准必须来自于产业界。」
然而，这个由9家公司和3所大学组成的组织开始取得了进展。英特尔为EMIB的物理层互连接口——先进接口总线(AIB)，发布了规格和参考设计。Olofsson说：「对此感兴趣的任何人都可以很快地启动并执行，因为它提供了完整的记录。」
英特尔将在今秋推出Stratix X FPGA，透过55微米铜柱凸块技术的EMIB连接至Jariet的64GSample/s雷达芯片。Olofsson说，这项成果将展现「打造最强大雷达芯片的最低成本方式」。
这项计划还包括其他研究，美国加州大学洛杉矶分校(UCLA)展示其打造10微米互连技术的进展。Lockheed Martin公司并对其板卡设计所需的小芯片类型进行了分析。
