2、合理布线
布线是非常重要的。设计者应该在不违背一般原则的前提下，利用现有的设计经验，综合多种可能的方案，优化布线，消除各种潜在的问题。虽然有一些设计规则驱动的布线器有助于设计者优化设计，但还没有一种完全由用户定制设计规则和完全支持信号完整性分析的布线器。布线工具应该与全部寄生参数抽取相结合，以得到对于时滞率和时延的准确预测。成功的布线器不仅应有精确的寄生参数抽取，还能与信号完整性工具相结合，在发现信号完整性降到要求的阈值以下时，能够割断导线，重新布线。
3、建模仿真
合理地进行电路建模仿真是最常见的解决办法。在现代高速电路设计中，仿真分析显示其优越性。它给设计者准确、直观的设计结果，便于提早发现隐患，及时修改，缩短设计时间，降低设计成本。设计者应对相关因素作合理估计，建立合理的模型。对于IC设计，电路的仿真必须在封装的环境下进行，仿真结果才能更接近铸模后返回的硅片测试结果。由于信号完整性问题经常作为间歇性错误出现，因此重视同步切换控制、仿真和封装，保证设计符合信号完整性要求，在硅片制造前解决问题。对于IC应用，可利用仿真来选择合理的端接元件和优化元器件的布局，更容易识别潜在问题，并及时采取正确的端接策略和布局约束机制来解决相关的信号完整性问题。随着时钟频率的增加和IC尺寸的持续下降，保持信号完整性对设计者来说越来越富有挑战性，这使得建模仿真成为设计中不可或缺的环节。
信号完整性仿真模型和工具简介
现在，用来分析信号完整性的仿真工具有很多，各具特色，可适当选用。
1 SPICE模型
SPICE（Simulation Program with Integrated Circuit Emphasis）模型发展最早，在IC业界已成为模拟晶体管电路描述的非正式标准。它基于晶体管和二极管特性参数建模，故运算量非常大，运算极为耗时（可能是几天），因此用户需要作仿真精度和运算耗时的折中。SPICE模型一般不支持耦合线（或损耗线）的仿真，而这正是高速电路设计中信号完整性仿真的关键因素。
2 IBIS模型
IBIS（Input/Output Buffer Information Specification）模型是反映芯片驱动和接收电气特性的一种国际标准。它基于V/I曲线，对I/O BUFFER快速建模，它提供一种标准的文件格式来记录如激励源输出阻抗、上升/下降时间及输入负载等参数，非常适合做振荡和串扰等高频效应的系统级计算与仿真。IBIS是一个简单的模型，计算量小，速度快，精度高，已被广泛采用。
3 VHDL-AMS
VHDL-AMS是针对模拟和混合信号行为的建模语言，它使用模拟方程和数字VHDL描述电路功能。它是一个相对较新的标准，还没有广泛的模型开发器基础，也不被很多模拟器支持。在它被广泛地用来作信号完整性仿真之前，模型仿真开发器的很多工作需要完成。
