ＶＩＮ－，ＶＩＮ＋（１２，１３）：模拟信号输入端。在１．２Ｖ参考电压下，满标度输入摆幅为１．０Ｖｐ－ｐ。单端操作时，ＶＩＮ＋可与ＶＣＯＭ连接。
ＶＲＥＦ（６）：参考电压（１．５Ｖ）引脚，使用时应通过一个１μＦ的旁路电容连接到ＶＳＳＡ。
ＶＲＥＦＴ，ＶＣＯＭ，ＶＲＥＦＢ（７，４，８）：ＶＲＥＦＴ和ＶＲＥＦＢ仅为高阻抗参考旁路管脚，而ＶＣＯＭ则可用作设置输入公用电压ＶＣＭ，这三个引脚都应当连接０．１μＦ的旁路电容。
ＣＬＫ（１）：数字时钟输入端。输入频率范围为１０ＭＨｚ～６５ＭＨｚ，输入在时钟的上升沿有效。
ＤＦ（１５）：该引脚为高电平时，输出为二进制补码，该脚低电平时，输出为偏移二进制码。
ＳＴＢＹ（２８）：静态备用模式管脚。高电平时，该器件转到备用模式。
ＩＲＳ（５）：输入范围选择管脚。该脚接ＶＤＤＡ时， 满标度输入摆幅为２ＶＰ－Ｐ，接ＶＳＳＡ时为１．５ＶＰ－Ｐ，悬空时为１ＶＰ－Ｐ。
Ｄ０～Ｄ９（１６～２０，２３～２７）：数据输出端。Ｄ０是二进制输出数据的最低有效位，Ｄ９是最高有效位。
ＶＤＤＡ（２，９，１０）：模拟电源正极。需与一个３Ｖ的直流电源相连并连接一０．１μＦ的旁路电容到模拟地。电容应紧靠这些引脚，距离不超过１ｃｍ处。同时还应并联一４．７μＦ的电容到模拟地。
ＶＳＳＡ（３，１１，１４）：模拟地。
ＶＤＤＩＯ（２２）：数字电源正端。该脚也应用一个０．１μＦ的电容旁路到数字地同时用一个４．７μＦ的电容并联到数字地。该管脚上的电压不能超过ＶＤＤＡ电压３００ｍＶ以上。
ＶＳＳＩＯ（２１）：数字地。使用时应与数字地相连并远离模拟地。
３、工作原理
图２为ＡＤＣ１００６５的内部结构框图。
该器件由采样保持、九级差分电路、时钟控制、数字纠错、带隙精密电源、输出缓冲和管状数据线等七部分组成。根据ＩＲＳ的状态不同，差分输入端可选择峰峰值为１Ｖ、１．５Ｖ或２Ｖ的模拟信号，其中心值在ＶＣＭ／２，相位差为１８０°，但是，差分输入方式可使系统获得较好的性能。芯片内部唯一的一个采样保持级可提供４００ＭＨｚ的全功耗带宽，数字纠错的多级差分电路则可保证在提供优异动态性能的同时具有较低的功耗。ＡＤＣ１００６５内部的＋１．２Ｖ精密基准电源可用来设置该芯片的输入信号峰值范围。在精度要求较高时，也可以使用外部参考电源。其１０位数字输出格式即可以是偏移二进制码，也可以是二进制补码。
