54， LVDS等低电平信号与TTL/CMOS信号之间是否尽量满足了10H（H为信号线距参考平面的高度）？
55， 时钟线以及高速信号线是否避免穿越密集通孔过孔区域或器件引脚间走线？
56， 时钟线是否已满足（SI约束）要求（时钟信号走线是否做到少打过孔、走线短、参考平面连续，主要参考平面尽量是GND;若换层时变换了GND主参考平面层，在离过孔200mil范围之内是GND过孔） 若换层时变换不同电平的主参考平面，在离过孔200mil范围之内是否有去耦电容）？
57， 差分对、高速信号线、各类BUS是否已满足（SI约束）要求
h.EMC与可靠性
58， 对于晶振，是否在其下布一层地？是否避免了信号线从器件管脚间穿越？对高速敏感器件，是否避免了信号线从器件管脚间穿越？
59， 单板信号走线上不能有锐角和直角（一般成 135 度角连续转弯，射频信号线最好采用圆弧形或经过计算以后的切角铜箔）
60， 对于双面板，检查高速信号线是否与其回流地线紧挨在一起布线;对于多层板，检查高速信号线是否尽量紧靠地平面走线
61， 对于相邻的两层信号走线，尽量垂直走线
62， 避免信号线从电源模块、共模电感、变压器、滤波器下穿越
63， 尽量避免高速信号在同一层上的长距离平行走线
64， 板边缘还有数字地、模拟地、保护地的分割边缘是否有加屏蔽过孔？多个地平面是否用过孔相连？过孔距离是否小于最高频率信号波长的1/20？
65， 浪涌抑制器件对应的信号走线是否在表层短且粗？
66， 确认电源、地层无孤岛、无过大开槽、无由于通孔隔离盘过大或密集过孔所造成的较长的地平面裂缝、无细长条和通道狭窄现象
67， 是否在信号线跨层比较多的地方，放置了地过孔（至少需要两个地平面）
i.电源和地
68， 如果电源/地平面有分割，尽量避免分割开的参考平面上有高速信号的跨越。
69， 确认电源、地能承载足够的电流。过孔数量是否满足承载要求，（估算方法：外层铜厚1oz时1A/mm线宽，内层0.5A/mm线宽，短线电流加倍）
70， 对于有特殊要求的电源，是否满足了压降的要求
71， 为降低平面的边缘辐射效应，在电源层与地层间要尽量满足20H原则。（条件允许的话，电源层的缩进得越多越好）。
72， 如果存在地分割，分割的地是否不构成环路？
73， 相邻层不同的电源平面是否避免了交叠放置？
74， 保护地、-48V地及GND的隔离是否大于2mm？
75， -48V地是否只是-48V的信号回流，没有汇接到其他地？如果做不到请在备注栏说明原因。
76， 靠近带连接器面板处是否布10~20mm的保护地，并用双排交错孔将各层相连？
